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所在平台: Udemy |
课程主页: https://www.udemy.com/course/vhdl-programming-with-xilinx-vivado-and-zynq-fpga/
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课程名称：Xilinx VIVADO 初学者课程 - VHDL FPGA 开发 课程概述： 本课程旨在教授从基础到中级的 VIVADO 开发知识，涵盖 VHDL 编程的各个方面，包括逻辑门设计、结构设计和状态机设计。完成课程后，学生将掌握 VHDL 编程设计方法论、VIVADO 设计流程、Zynq 架构、创建仿真测试平台、条件语句、组合电路设计、时序电路设计、VHDL 结构设计以及状态机设计等知识。 每个部分均包含在 VIVADO 上的实验课程，应用于 Zynq 开发板（如 ZedBoard），因此学生将能够全面掌握 VHDL 和 VIVADO 的设计技能。课程体会到，虽然 VIVADO 是 ISE 的后续版本，但其设计方法论在 ISE 基础设计中依然适用，学生不需要因 VIVADO 的更新而感到陌生。 课程大纲包括： - 使用 VHDL 和 VIVADO 工具进行基础数字设计 - 在 VHDL 中创建测试平台并使用 VIVADO 工具进行仿真 - VHDL 中的组合电路设计：解码器设计 - VHDL 中的时序电路设计：BCD 计数器设计并在 ZedBoard 上实现 - 在 Xilinx Zynq 开发板（ZedBoard 和 Zybo）上进行数字设计实验 - VHDL 中的结构设计：使用半加器创建全加器 - 状态机设计：在 VHDL 中设计序列检测器 - 在 VHDL 中的 8 位算术逻辑单元（ALU）设计与仿真 这个课程将帮助学生获得全面的 FPGA 开发能力，适合希望在数字设计领域打下坚实基础的人士。
"Learn VIVADO Development from Basic to Intermediate Level!!!"This Course is of VHDL Programming from Basic (logic gate design) to Advance Design (Structural Design and State Machine Design). After completing the course student will get idea of VHDL programming design methodology, VIVADO Design Flow, Zynq Architecture, Creating Simulation Testbench, Conditional Statements, Combinational Circuit Design with VHDl, Sequential Circuit Design, Structural Design in VHDL and State Machine Design in VHDL. In each section we have included Lab session on VIVADO which have been implemented on Zynq Board (i.e ZedBoard) FPGA, so Student will get complete design skill on VHDL with VIVADO.You guys can Learn the course while using ISE Design Suit.While VIVADO is successor of ISE so this Course and VHDL Design Methodology is same for ISE based design so do not scare about VIVADO because of it just a latest version of Design tool than ISE.The Top Level Outlines of the Course is:Basic Digital Design with VHDL and VIVADO ToolCreating Testbench on VHDL and Simulating with VIVADO ToolCombinational Circuit Design in VHDL: Decoder Design, Sequential Circuit Design in VHDL: BCD Counter Design and implementation on ZedBoardImplementing digital design lab on Xilinx Zynq Boards: ZedBoard and ZyboStructural Design in VHDL: Creating Full Adder using Half AdderState Machine Design: Designing Sequence Detector in VHDL8-bit ALU Design and Simulation in VHDL
