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所在平台: Udemy |
课程主页: https://www.udemy.com/course/ip-verification-using-sv-uvm-testbench-and-test-cases/
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**课程名称：** 通用验证方法学 (UVM) + 项目演示 **课程概述：** 本课程旨在教授学员如何从零开始构建UVM验证环境和测试用例。课程内容涵盖UVM方法学的基础知识、核心组件（对象、工厂、配置、阶段、报告），以及如何通过驱动器(driver)、序列器(sequencer)、代理(agent)、环境(environment)、测试(test)以及顶层测试平台(top test bench)的构建实现验证。通过一个示例IP的功能验证，学员将学习如何编写序列(sequences)。完成课程后，学员将能够独立开发UVM测试平台和测试用例。课程还包含一个完整的示例测试平台的创建过程，以及如何编写和模拟测试用例。 **目标学员：** * 电子与通信工程专业的在读本科生/研究生，希望学习UVM并进行实习。 * 已毕业的工程师，希望学习UVM并使用edaplayground等免费工具进行模拟。 **课程亮点：** * 提供详细的循序渐进的步骤，指导学员构建UVM测试平台。 * 通过项目演示，直观展示UVM概念的实际应用。 * 包含作业，帮助学员巩固UVM学习。 * 课程结束后，学员具备进入半导体公司担任设计验证工程师的能力。 **课程大纲：** * **第一章：** UVM概述 * **第二章：** UVM组件与对象 * **第三章：** TLM (传输级建模) * **第四章：** UVM工厂 * **第五章：** UVM配置 * **第六章：** UVM阶段 * **第七章（1）：** UVM报告 * **第七章（2）：** UVM报告示例 * **第八章：** UVM序列器与驱动器 * **第九章：** UVM代理与监视器 * **第十章：** UVM测试与记分板 * **第十一章：** UVM拓扑结构 * **第十二章（1）：** 测试序列（第一部分） * **第十二章（2）：** 测试序列（第二部分） * **作业：** （贯穿整个课程） **学习成果：** 学员将能够独立开发UVM测试平台和测试用例，并能够使用模拟器进行仿真。
This course covers the topics, basics of UVM methodology, components, Objects, UVM Factory, configuration, phases, Reports. Step wise approach to build testbench using driver, sequencer, agent, environment, test and top test bench. Building sequences for verifying the features of an example IP. Outcome of this course, one can develop UVM testbench and testcases right from the scratch. The course is also covering an example test bench creation and explains how to write testcases. How to simulate. This is demonstrated with one simulator. This course is useful for Students, who are studying BE/BTech/MTech in Electronics and communication and want to learn UVM, do internship. Also those who have completed Engineering , can opt for this course and learn UVM, simulate with free tools available in edaplayground. This is a complete course with project demonstration and contains the assignments to make the UVM learning easy. The agenda is as follows: Session 01 - UVM OverviewSession 02 - UVM Components and ObjectsSession 03 - TLM Session 04 - UVM FactorySession 05 - UVM ConfigurationSession 06 - UVM PhasesSession 07-1 - UVM ReportSession 07-2 - UVM Report ExampleSession 08 - UVM Sequencer, DriverSession 09 - UVM Agent, MonitorSession 10 - UVM Test, ScoreboardSession 11 - UVM TopologySession 12-1 - Test sequences part 1Session 12-2 - Test sequences part 2AssignmentsOnce you go through the course, you can apply and get job in semiconductor companies as design verification engineer.
