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所在平台: Udemy |
课程主页: https://www.udemy.com/course/digital-system-design-using-verilog-hdl/
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课程名称：使用Verilog HDL进行数字系统设计 课程概述： 本课程旨在使学生掌握Verilog HDL的基础知识，并能够使用门级和数据流建模开发数字电路。课程的目标包括： 1. 描述Verilog HDL，并使用门级和数据流建模开发数字电路。 2. 使用开关级和行为建模开发数字电路的Verilog HDL代码。 3. 利用有限状态机（FSM）设计和开发数字电路。 4. 使用测试平台对上述设计进行功能验证。 5. 在FPGA/CPLD板上实施实验。 课程成果： 完成本课程后，学生将能够： 1. 理解Verilog HDL编程中的构造和约定，包括门级和数据流建模。 2. 概括行为建模中的组合电路及开关级建模的概念。 3. 设计和分析数字系统及有限状态机。 4. 编写适当的测试平台进行功能验证。 5. 在FPGA/CPLD板上实施设计。 实验列表： 1. 使用Verilog编写代码，模拟和综合以下内容： a. 4位Ripple Carry加法器的结构和数据流模型。 b. 4位进位加减器。 c. 2位BCD加法器/减法器。 d. 4位进位前瞻加法器。 e. 4位比较器。 2. 使用层次结构模型编写Verilog HDL程序： a. 使用4:1多路复用器实现16:1多路复用器。 b. 通过2:4解码器实现3:8解码器。 c. 使用4位比较器及附加逻辑实现8位比较器。 3. 在行为模型中编写Verilog HDL程序： a. 8:1多路复用器。 b. 3:8解码器。 c. 8:3编码器。 d. 8位奇偶校验生成器和检查器。 4. 在结构和行为模型中编写Verilog HDL程序： a. 8位异步上下计数器。 b. 8位同步上下计数器。 5. 编写基于Mealy和Moore状态机的4位序列检测器的Verilog HDL程序。 6. 编写交通灯控制器的Verilog HDL程序，基于状态机实现。 7. 编写基于状态机的自动售货机控制器的Verilog HDL程序。 8. 编写8位移位和加法乘法器的行为模型Verilog HDL程序。 9. 编写8位通用移位寄存器的结构模型Verilog HDL程序。 10. 编写数据路径和控制单元实现的Verilog HDL程序： a. 串行加法器。 b. 算术逻辑单元（ALU）。 本课程将为学生提供深入的数字电路设计知识，并通过实际编程经验增强其工程能力。
Course Objectives:1. Describe Verilog HDL and develop digital circuits using gate level and data flow modeling2. Develop Verilog HDL code for digital circuits using switch level and behavioral modeling3. Design and develop digital circuits using Finite State Machines(FSM)4. Perform functional verification of the above designs using Test Benches.5. Implementation of experiments on FPGA/CPLD boards.Course Outcomes: The students able to1. Appreciate the constructs and conventions of the Verilog HDL programming in gate level and data flow modeling.2. Generalize combinational circuits in behavioral modeling and concepts of switch level modeling3. Design and analyze digital systems and finite state machines.4. Perform functional verification by writing appropriate test benches.5. Implement designs on FPGA/CPLD boards.List of Experiments:Write the Code using VERILOG, Simulate and synthesize the following:1. Write structural and dataflow Verilog HDL models fora) 4-bit ripple carry adder.b) 4-bit carry Adder - cum Subtractor.c) 2-digit BCD adder / subtractor.d) 4-bit carry look-ahead addere) 4-bit comparator2. Write a Verilog HDL program in Hierarchical structural model fora) 16:1 mux realization using 4:1 muxb) 3:8 decoder realization through 2:4 decoderc) 8-bit comparator using 4-bit comparators and additional logic3. Write a Verilog HDL program in the behavioral model fora) 8:1 muxb) 3:8 decoderc) 8:3 encoderd) 8-bit parity generator and checker4. Write a Verilog HDL program in structural and behavioral models fora) 8 bit asynchronous up-down counterb) 8 bit synchronous up-down counter5. Write a Verilog HDL program for a 4-bit sequence detector through Mealy and Moore state machines.6. Write a Verilog HDL program for traffic light controller realization through the state machine.7. Write a Verilog HDL program for vending machine controller through the state machine.8. Write a Verilog HDL program in the behavioral model for an 8-bit shift and add a multiplier.9. Write a Verilog HDL program in the structural model for the 8-bit Universal Shift Register.10. Write a Verilog HDL program for implementation of data path and controller unitsa) Serial Adderb) ALU
