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所在平台: Udemy |
课程主页: https://www.udemy.com/course/advanced-vhdl-for-verification/
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课程名称: 高级VHDL验证 课程概述: 本课程旨在深入探讨高级VHDL语言在验证中的应用，涵盖了多种高级RTL特性和验证行为能力。课程内容包括： - VHDL配置：学习如何使用配置来管理设计的不同部分。 - VHDL数组：掌握使用数组数据结构进行高效建模。 - VHDL中的存储器建模：探索如何在RTL中创建和推导存储器。 - VHDL中的FIFO建模和推导：了解如何实现先进先出（FIFO）存储结构。 - VHDL信号层次：学习信号在不同层次之间的关系和管理。 - VHDL泛型、记录和别名：掌握如何使用这些特性提高设计的灵活性和可读性。 - VHDL文件输入输出及文本输入输出：了解如何在VHDL中处理文件操作。 - 创建仿真的伪代码：学习如何为仿真编写清晰有效的伪代码。 - 开发VHDL总线功能模型：掌握如何开发和验证总线功能模型。 本课程旨在帮助学习者提升其在VHDL验证中的能力，以应对更复杂的设计和验证挑战。
The advanced VHDL course includes advanced RTL features as well as verification behavioral capabilities:- VHDL Configurations- VHDL Arrays- Modeling memories in VHDL, creating inferred memories in RTL- Modeling and inferring FIFOs in VHDL- VHDL Signal Hierarchy- VHDL Generics , Records, and Alias- VHDL File I/O , and TextIO- Creating pseudo-code for simulations- Developing VHDL Bus Functional Models
